ロジックアナライザー LogicMOTHER

DQSのWR側で注意する点に、イネーブル制御があります。
データに対して90度先行させるため、通常、基本CLKに対してPLLなどで位相を作成します。
気をつけないとならないのは、DQS有効ウィンドウ内で開始しなければならず、かつ、双方向なので非アクティブHizから開始することです。

DQS開始の違いを変えたもので比較します
一番上の画像から、”正常”、”イネーブルが遅い”、”イネーブルが早い”、です
”正常”で見ると、Bで1/2CLKのLowがあり、最初の↑Aがあります。この形が重要です。なぜかというと、最初の↑が有効になるには、VREF電圧を充分な振幅で通過することが必要だからです。
DQSイネーブルは作成に気を使います。一般的には、基本CLKからイネーブル区間を作成します。DQSは90度ずれているので載せ変えます。
高速なのでマージン、電力消費などの事情で、単純にFFを多用せずセル遅延などを利用するやり方なども様々あると思います。

中央の”イネーブルが遅い” は、イネーブルの開始が遅かった場合です。実測するとこの波形CのようにLow区間が小さくなります。ということは、VREF電圧を充分な振幅で通過しているか微妙になっているということです。
最後の”イネーブルが早い” は、イネーブルの開始が早かった遅かった場合です。Dの微妙な盛り上がる部分が出現します。そうすると、ここが最初のDQSと誤って採られるかもしれません。

なぜだか　たまに最初の1データがおかしい　などの現象が起こったとき、ここらへんは検討要素です

※当ロジックアナライザーは、デルタコア社オリジナル開発です。
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