ロジックアナライザー LogicMOTHER

FPGA 内部＆外部同時ロジアナ

業界初まったく新しい方式の、FPGAロジアナ機能
FPGA内部＆外部ロジアナのアプリケーションはデルタコア社オリジナル開発です　　（WEB、ブログに記載することでアプリの著作権を宣言）
※FPGA各デバイスメーカーのツール（チップスコープ、シグナルタップなど）と同様のモードも有り

ブロック図

FPGAの余った信号線を、2本だけ使用

PLD（FPGA/CPLD）内部信号と、そのPLDとは独立している外部の基板信号を同時にロジアナできます

内部信号は最大256CHまで、HDLで提供されるSCANLOGI回路でパラシリ変換して、リアルタイムでCLKとシリアルデータの2線で出力してロジアナで掴みます
外部信号は、最大15CHそのまま掴みます

外部CLKは現在のパーソナルロジアナ最大の200Mbps　（*1 ）
内部サンプリングCLKは無限高速可（デバイスが動作するなら500MHzも可）
メモリ幅もパーソナルロジアナ最大の64Mbit/CH

方式	・SCANLOGI回路は、VHDLコードをユーザーPLDに埋め込む方式なので、FPGAメーカー、デバイス、制限なし・2信号必要。外出してある信号の余りがあれば自由に割り当てできます。ロジアナ付属のICクリップでつかむので特別なコネクター(JTAGなど)不要 ※VHDLコード、ロジアナ対応機能、1式提供されます。 ※FPGA各デバイスメーカーのツール（チップスコープ、シグナルタップなど）と同様のモードも有り
スペック	・CH　PLD内部最大 256ch × 64MBit/ch、外部最大15CH ・外部CLK　1MHz - 200MHz （*1 ）・バッファリングすると内部サンプリングCLKは無限高速可・スレシュルド電圧　FPGAのバンク電圧　1.0 ～　3.5V　(0.01V可変)
必要構成	外部CLKの構成が必要

*1:　最大200MHzを実現するには専用の構成が必要。
速度と構成

高速	CLK 200MHz	バッファ：　LHBUF　IO電圧　1.5-2.0Vまでプローブ：　CLKのCHと0CHは、同軸プローブ、他は任意
高速	CLK 180MHz	バッファ：　LHBUF　IO電圧　1.5-2.0Vまでプローブ：　CLKのCHと0CHは、LIC-DSET、他は任意
普通	CLK 80MHz以下	バッファ：　制限無し　IO電圧　制限無しプローブ：　制限無し

※
・基板の状態によってはそれ以下になります
・100MHz以上を使用する場合、外部信号数は数本以下にしてください。
・モード：RAM法は、内部CLKを使用するのでこの外部CLKの制限は無関係。例えば回路が500MHzで動作していればそれも可

波形画面

シリアル信号には、最大256CHのパラシリしたものです。それをシリパラしてその下に内部信号として復元しています（復元のため先頭に同期ポイントがある）
外部信号は同期サンプリングしているのでFPGA内部と外部の時間軸が合っています

FPGAメーカーが提供している内部信号トレース機能との比較

※チップスコープ、シグナルタップなど（各社商標）と同じことが出来てプラスアルファがある

	FPGA内部+外部同時ロジアナ	FPGAメーカーが提供している内部信号トレース機能（チップスコープ、シグナルタップなど（各社商標））
FPGA制限	メーカー、デバイス、制限なし	自社製品のみメーカーと別途契約が必要
メモリ	最大64Mbit/ch　（業界最長） ※最大ロジアナの増設メモリ分が適用 ※無料版は32Kまで	内部RAM残量に依存
測定対象信号	FPGA内部と外部、同時可能	FPGA内部のみ
コネクタ	汎用IOを2信号のみ使用します。割当て信号位置は自由バンク電圧は、1.0 ～　3.5V　(0.01V可変)	ＪＴＡＧ
レア資料	・完全なHDLコードなので、通常の回路のようにメモリのプリミティブ選択、配置制約、周波数制約などができ本体回路への影響を軽減できる。	リソースのプリミティブ選択、配置制約のようなことは自由にできないと当方では理解しています。従って、内部検証用にリソースが入ることで動作周波数が低くなるなど発生する場合があります。(2013/5当社調査）

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