ここから実践的にどう使うかを説明します
これまでSCANLOGI回路を解説してきましたが、実はそれは基本でしかありません
それをベースに展開が多様にできます
サンプルはWEBで随時公開されています



１．FPGAメーカーのツール（チップスコープ、シグナルタップなどの内部信号専用）同様のこともできる／速度調整バッファリング

PLD(FPGA)内部+外部ロジアナは、基本はリアルタイムサンプリングなので、CH数が多くなると、パラシリ変換だけではサンプリングは１／CHに遅くなります
しかし、SCANLOGI回路の前に、内部RAMを付けてバッファリングすれば、サンプリングCLKとパラシリCLKは別にできるのでサンプリングCLK同速で多CH内部信号をメモリできます

この方法にすると、FPGAメーカーのツール（チップスコープ、シグナルタップなど）と同じことができることになります。この時も外部信号もサンプリングできます。

速度調整バッファリング 単純に使う場合、本体回路とSCANLOGI回路は同速のCLKでいいです。 SCANLOGI回路はそのままに外に追加する形で、 左図のように、間にデュアルポートRAMをかませると、サンプリングCLKWと取り出しCLKRは別にできます。 デバイスが動作するなら、サンプリングCLKW＝500MHzなども可能になるわけですなるわけです

２．パラシリ時間をリアル時間にする

パラシリ時間は、8bitなら、8倍CLKかかるので、サンプルレートは1/8になります
しかし、その分パラシリCLKを高速にすれば速度をそのままにリアル時間サンプリングも可能です
例
システムCLK=10MHzなら、パラシリCLK=80MHzにすれば、内部信号は欠けることなくリアル時間でパラシリ変換して出力できます




３．LD信号を利用し現象を逃さない

システムCLKとパラシリCLKが同速でも、ラッチするためのロード信号：LD（scan_ld）を利用すれば、必要な信号はそれなりに逃さないことは可能です
SCANLOGI回路にはLD信号（scan_ld）があります

詳細ロジックの検証は、シミュレーションで充分なはずです
実機検証で何が求められるか

基板全体の動作　と　FPGA内部状態　とのシンクロ状態

この検証が実機検証のメインになると考えます

FPGAメーカーのツール（チップスコープ、シグナルタップなど）はよく利用されますが以下ができません
・メモリが限定されているので、極小単位しか見れない。大きな状態遷移が見れない
・FPGAに取り込んでいない信号は見れない（基板全体は見れない）


このPLD内部+外部ロジアナは、そこができます（前述のようにFPGAメーカーのツールと同じこともできる）
基板の長時間の大きな状態遷移を、FPGA内部とFPGAに接続されていない外部信号とで同時に検証する

FPGA内部を含んだ基板の状態遷移を計測できるものは存在していない、それがこの方法ではできるということです